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List of Figures

1.1 A 2-input multiplexer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.2 Checking the correctness of the design ﬁle using ASIMUT. . . . . . . . . . . . . . . . . . . . . . . 13

1.3 The mux in.pat shown by xpat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

1.4 Simulating the behavioral design ﬁle using ASIMUT. . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.5 The mux out.pat shown by xpat. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.6 One possible structural conﬁguration of our multiplexer circuit. . . . . . . . . . . . . . . . . . . . 19

1.7 Basic structural simulation using ASIMUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.8 The rwgraph.fsm shown by xfsm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

1.9 The synthesis process using BOOM and BOOG . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

1.10 The mux.vst shown by xsch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

1.11 The mux oo.vst shown by xsch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

1.12 The muxoop.ap (the mux design placed by OCP) shown by graal. . . . . . . . . . . . . . . . . . . 30

1.13 The muxoor.ap (mux ﬁle routed by NERO) shown by graal. . . . . . . . . . . . . . . . . . . . . . 32

1.14 The proc es s of a design ﬁle with OCP and NERO. . . . . . . . . . . . . . . . . . . . . . . . . . . 32

1.15 The veriﬁcation ﬂow including COUGAR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

1.16 The real layout of our mux shown by DREAL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

1.17 The muxgp inpat ﬁle shown by XPAT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

1.18 Snapshot of the Postcript ﬁle generated by L2P (default setting). . . . . . . . . . . . . . . . . . . 46

1.19 Pad oriented placement of the multiplexer circuit using OCP. . . . . . . . . . . . . . . . . . . . . 51

2.1 The basic blocks to built. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

2.2 4-bit partial pro duct generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

2.3 Three adder-tree schemes. (a) Wallace’s (b) Dadda’s (c) Palacios’s . . . . . . . . . . . . . . . . . 60

2.4 Half adder (HA) circuit details. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.5 Full adder (FA) circuit details. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.6 4-bit ripple carry adder. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.7 Design hierarchy of the multiplier. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.8 Design ﬂow in a hierarchical design up to the placement step. . . . . . . . . . . . . . . . . . . . . 71

2.9 Layout shown by DREAL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1 2 3 4 5 6 7 8 9 10 ... 86 87

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